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在一個已有的PCB板子上分析和發(fā)現(xiàn)信號完整性問題是一件非常困難的事情，即使找到了問題，在一個已經(jīng)成型的板子上實施有效的解決方法也會花費大量時間和費用。一個最有效的方法就是在物理設(shè)計完成之前查找、發(fā)現(xiàn)并在電路設(shè)計過程中消除或減小信號完整性問題，這就需要在EDA工具的輔助下，對電路的參數(shù)進行仿真分析，以提前發(fā)現(xiàn)問題，縮短研發(fā)周期，降低研發(fā)成本，同時也可以增強設(shè)計者的自信度。

應(yīng)華目前具有完善的SI仿真設(shè)計流程和SI問題解決方案，布線前的仿真可以根據(jù)信號完整性的設(shè)計要求以及時序要求，幫助設(shè)計者選擇元器件、調(diào)整原器件布局、規(guī)劃系統(tǒng)時鐘網(wǎng)絡(luò)、以及確定關(guān)鍵網(wǎng)絡(luò)的短接策略和拓撲結(jié)構(gòu)；布線后的仿真可以評估走線的反射、振鈴、過沖、串擾，時序等參數(shù)是否符合設(shè)計要求，幫助發(fā)現(xiàn)潛在的SI問題，提高設(shè)計的可靠性。

1、反射仿真：評估信號由于阻抗失配而引起的一系列問題，如過沖、振鈴、單調(diào)性、碼間干擾等。
2、串擾仿真：評估高密度走線時同層和相鄰層走線之間的串擾大小。
3、時序仿真：針對共用時鐘系統(tǒng)和源同步時鐘系統(tǒng)的時序要求，評估走線的電氣延時是否在設(shè)計時序要求之內(nèi)。
4、高速鏈路建模與仿真：對Ghz以上的高速串行鏈路進行建模仿真分析，輸出走線，過孔，連接器，焊盤的S參數(shù)模型，評估信號的眼睛大小，抖動大小以及誤碼率。
5、優(yōu)化分析：對以上特定的內(nèi)容，結(jié)合以往的設(shè)計經(jīng)驗，對走線進行優(yōu)化設(shè)計分析，找出滿足設(shè)計的最優(yōu)解，提供優(yōu)化建議，如：短接方式，拓撲結(jié)構(gòu)，時序設(shè)計建議，差分對設(shè)計建議等等。
應(yīng)華可以提供的報告內(nèi)容包括：仿真設(shè)置條件，波形文件，時序參數(shù)列表，分析結(jié)果和結(jié)論，優(yōu)化建議等。